CLK\ U PER\ U REG寄存器（0x50000004）具有SPI\ U DIV字段。SPI\ U CTRL\ U REG有SPI\ U CLK字段。SPI\ U CLK中的设置使用CLK\ U PER\ U REG设置。
这两个寄存器究竟控制什么？在DA14580\u DS\u v1.63.pdf中是否有更多关于这些的描述？
在SPI主机上：
将SPI_DIV设置为0x2（除以4）和SPI_CLK设置为0x2（XTAL）/（CLK_PER_REG*2）与
将SPI\u DIV设置为0x1（除以2），SPI\u CLK设置为0x1（XTAL）/（CLK\u PER\u REG*4）？
在SPI从机上：
设置SPI\u CLK对从样本如何到达SPI数据有影响吗？
作为一个系统：
是否需要在从属服务器上设置SPI\u DIV以匹配主服务器的SPI\u DIV/SPI\u CLK字段使用的值？也就是说，如果主机使用上述设置，SPI从机是否需要将SPI\u DIV设置为0x3（除以8）？
你好，
以下是一些信息：
CLK\ U PER\ U REG中的SPI\ U DIV首先生效。这个“spi\u clk”的输出被spi\u CTRL\u REG[spi\u clk]定义的2、4、8或14进一步除。
在从属模式下，如上所述，spi时钟应至少为外部spi主机提供的时钟频率的4倍。这是正确采样数据线所必需的。
谢谢，
tru对话框
那么，你是说CLK\ U PER\ U REG中的SPI\ U DIV控制SPI采样率，而SPI CTRL\ U REG中的SPI\ U CLK进一步细化了SPI时钟信号速率？
所以我最可靠的设置是SPI_DIV设置为0x03，SPI_CLK设置为0x11（16mhz/8）=2mhz采样，SPI_CLK为14.2khz？
假设SPI\u DIV也适用于SPI master上SPI块的采样率是否正确（如果使用DA14580作为SPI master）？
在主模式和从模式下，“spi_UCLK”由clk U REG中的spi U DIV控制。您已将其称为上述SPI采样率。
将SPI\ U DIV设置为0x3将导致2 Mhz的“SPI\ U clk”。
“spi\ U clk”根据spi\ U CTRL\ U REG中的spi\ U clk设置进一步划分。
0x11不是SPI\ U CTRL\ U REG中SPI\ U CLK的有效值。
如果您的意思是将SPI时钟位设置为0x03，它将导致SPI时钟频率为（2 MHz/14）。
不确定，你说的“健壮设置”是什么意思。