对话/ Silego建议的方式是什么，用于创建在电源电源后在特定持续时间（例如，2小时）之后断言的信号？
对于这样的长时间，我们正在级联两个CNT / DLY块，其中第一组件被配置为计数器并用作第二的时钟，第二组件被配置为延迟块。我们尝试在港口中使用POR，但这导致信号立即走高。似乎一旦POR完成（POR变高），延迟块会采样值，以便最终成为初始值。
似乎工作的解决方法是使用NRESET上的POR的DFF将初始极性设置为低电平。DFF的时钟是从第一计数器使用的相同OSC0 / 64的时钟。这种可靠的方式来产生这种延迟的正脉冲吗？你有更好的方式做这个简单的任务吗？
谢谢，我们非常感谢您的帮助！
设备：
设备编号：
SLG46537.
你好亚瑟，
感谢您发布到我们的论坛！我们会以任何方式提供帮助。您是正确的，为上电时为信号创建长延迟，解决方案是用延迟块级联计数器块，并使用POR信号设置输入延迟。通常，不需要DFF在启动时对延迟块保持低值，尽管您的DFF解决方案应该正常工作。
我已经重新创建了附加的PDF的设置，但我没有注意到你的GreenPak设计中遇到的相同行为。给出了PDF的图像，GreenPak部件号看起来像SLG4653X系列，这是正确的吗？
如果您能够提供有关您的设置的更多信息，我可以继续尝试重新创建您的设计行为。具体来说：
1.在添加DFF之前，您的设计看起来像什么？
2.这是否在模拟或编程芯片上？
3.您的VDD升至其最大值需要多长时间？
一个建议我们建议的最佳实践是将计数器的“边缘选择”值更改为“高级重置”，但我相信使这仍然被设置为“崛起”不应该阻碍您的设计。
请告诉我如何进一步帮助！
附加的PDF中的设置正常工作 - 电源后大约10秒内置于高信号。但它感觉有点“黑客”，因为它依赖于25kHz / 64时钟启动延迟。
澄清：
1.原始设计具有问题（在添加DFF之前）是POR直接进入POR的地方。请参阅新附加的图片。
2.问题显示在仿真芯片上，所以我没有继续编程。我已经验证了基于DFF的设计在模拟和编程的芯片上工作。
3.用于仿真，我正在使用GreenPak高级开发平台，VDD从板载PMIC提供。
鉴于POR序列的时间，是DFF方法实现此功能的可靠方法吗？有更好的实现吗？
DFF方法是解决您遇到不正确的延迟启动的行为的可靠方法，但我可以理解为什么您认为DFF添加感觉乱砍。通常，在延迟块初始化之前未解决POR组件。附加是数据表的PDF页面，显示了POR信号的操作顺序;por_core在por_out之前发生。
您所看到的问题可能是由仿真而不是芯片造成的。当仿真器与GreenPak一起使用时，它将在配置矩阵内的连接之前打开GreenPak。这可能导致POR信号在DLY0块的输入之前被解释。如果您有一个芯片备用，可能是值得看待此问题是否持续到编程芯片。
如果面临这个设计的问题真正依赖于POR的定时VS延迟块的初始化，则可以使用其他方法来延迟或去除POR信号。您可能想要尝试的DFF的替代方案是：
1.使用过滤器块进行去抖动信号。
2.使用p dly块添加两个边缘延迟。
这两个想法都不会依赖于内部振荡器，但需要用您的设计进行测试，以确认他们按预期工作。
谢谢亚历克斯的彻底答案！
我之前确实遇到了POR序列，并且这种部分混乱是因为它似乎应该在POR置位之前已经初始化了DLY块。您对仿真模式的答案产生了很大的意义，并且非常感谢！
我试图用p dly块实现设计，它可以作为宣传的工作。再次感谢！