参考
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介绍
该项目的主要目的是设计一种电路，可以通过两个增加参考信号的频率，同时试图在双倍频率上保持50％的占空比。这是一个有趣的挑战，因为虽然将时钟频率划分为两个相当简单，但增加时钟信号的频率更具挑战性。此应用笔记的目标是使用GreenPak SLG46621V设备内的组件完成此任务，而无需需要许多外部组件，如电压控制的振荡器。
初步解决方案
将频率加倍的一个简单方法是在初始时钟信号的上升和下降边缘上创建一个短脉冲。在GreenPAK Designer中，它看起来像这样:
每次CLK_IN从高到低或从低到高的转换时，两个边缘检测器都会创建一个短脉冲。这些边缘检测器脉冲时钟VDD通过DFF0，通过1ms的上升边缘延迟。一旦它通过延迟传播，它被用来重置DFF。这意味着每次CLK_IN有一个边时，它将在输出上创建一个1ms脉冲。
该技术具有不保证输出上50％占空比的缺点。如果您知道输入频率是多少，则可以调整延迟块中的时间量以创建50％的占空比。但是，如果您有变量输入频率，则此技术不会削减它。
恢复占空比
为了恢复占空比，我们需要创建一个不同的电路，遵循下图所示的步骤。
整体GreenPak设计如下图所示：
设计的各个部分可以分为以下几个区域:
- 边缘检测器
- 柜台
- DAC（数字到模拟转换器）和VREF（电压参考）
- 模数转换器和数字比较器
我们会一次讨论每个部分。
边缘探测器
如图4所示，我们使用上升沿检测器和XOR门来加倍输入信号的频率。现在，需要其他块以生成50％的占空比。
柜台
该计数器块将计数为0到255.每次在计数器的reset_in引脚上发生上升沿时，计数器值都将重置为0并开始计数到255.计数器的输出连接到DAC，这意味着DAC接收的值将是具有正斜率的斜坡信号。
DAC和电压参考
VREF0的源选择器在VREF0块的属性面板中被设置为“DAC0 out”。这意味着模拟电压输出PIN 19通过VREF块将与计数器的值成比例。
图8显示了DAC和电压参考产生的输出电压。计数器以27MHz的速度计数，这是GreenPak的环形振荡器的频率。CLK_IN定期重置输出。换句话说，计数器的最大值告诉我们，在CLK_IN信号的时段中可以适合多少个高频时钟循环。该值与参考信号频率成比例，因为时钟频率始终相同，并且斜坡的频率等于参考信号的频率。
然后使用具有1.6 Hz截止频率的RC滤波器有力过滤斜坡信号，滤波器的输出连接到引脚8.换句话说，该滤波器的输出将产生斜坡信号的平均值：
ADC和比较器
滤波后的信号被ADC采样并发送到GreenPAK的DCMPs(数字比较器)。比较器的另一个输入连接到计数器的输出，这就产生了如图7所示的斜坡信号。因此，比较器的输入是一个有振幅的斜坡信号V顶峰一个连续信号等于1/2 v顶峰．这意味着当斜坡低于阈值时，比较器的输出将是低的，而当斜坡的瞬时值超过其振幅的一半时，输出将是高的。PGA增益设置为1。
与输入和输出信号相关的波形显示在图12中。红色信号表示由滤波器提供的连续信号，而绿色信号是比较器输出。由于反馈机制，红色信号根据斜坡的幅度（或输入信号的频率）连续移动其电平，以确保50％的占空比。
调整
DAC和ADC的参考电压略有不同。例如，如果DAC的输入是122，那么ADC的输出可能是不同的。为了解决这个问题，我们用一个简单的分压器将滤波信号缩放到适合ADC范围。
图13显示了连接到图8中的滤波器的分压器是如何补偿这种差异的。在本例中，PGA增益被设置为x2。为简便起见，可以用电位器代替电阻分压器进行小的调整。
实验结果
图14显示了1Mhz输入信号的功能证明。黄色信号是输入信号，蓝色信号是输出信号。注意，输出信号的占空比是50%。此外，用电位器代替图13中的分压器，可以得到任意的占空比。
注:测量是用泰克MDO 3034示波器完成的。
如何测试电路
为了测试电路，在引脚6上施加一个方波。模拟滤波器和电位器应连接在pin8和pin19之间。引脚16的输出频率应该是输入信号的两倍，并且应该有50%的占空比。
销6. |
输入频率 |
别针19. |
DAC的输出-滤波器的输入 |
销8. |
ADC输入 |
销16. |
输出 |
结论
在这篇应用笔记中，我们讨论了一种实用的方法，在保证50%占空比的同时将时钟信号的频率加倍。这种技术只需要几个无源外部组件。由于GreenPAK SLG46621的低成本，这种设计将比其他解决方案更便宜，比如使用电压控制振荡器。此外，这种设计不会像使用非常高频率合成的经典锁相环那样引入很多噪声。为了获得更高的频率，可以将几个这样的电路串联起来。输出频率总是2乘以参考信号的幂，但不能超过3MHz。对于低频信号，可以进行大量的乘法运算。